1 - ModSy Lab-1/ClipID:52732

Keywords: Simulation Synthese abstraktion vhdl Hardware Description Language Verilog Digital Design Digitalentwurf Hardware-Beschreibungssprache Entity
Recording date 2024-04-24

Course

ModSy

Lecturer

Dipl.-Ing. Jürgen Frickel

Via

Studon

Language

German

Organisational Unit

Lehrstuhl für Informationstechnik mit dem Schwerpunkt Kommunikationselektronik (Stiftungslehrstuhl)

Producer

Lehrstuhl für Informationstechnik mit dem Schwerpunkt Kommunikationselektronik (Stiftungslehrstuhl)

Modelling and Synthesis of Digital Systems - Introduction to Lab-1

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